Bits&Chips

Adpll vervangt analoge pll

Auteur: Kees van Nieuwburg
17 november 2017 

In de mixed-signal ic-designwereld wordt de all-digital phase-locked loop (adpll) gezien als belangrijke ontwikkeling voor meer geavanceerde architecturen in het ‘hart’ van iot-apparaten. De adpll biedt een groot aantal voordelen ten opzichte van de traditionele analoge pll, legt Kees van Nieuwburg van Itom uit.

Een phase-locked loop (pll) is een regelsysteem waarbij het gegenereerde uitgangssignaal een functie is van de fase (en daarmee frequentie) van een of meerdere ingangssignalen. Dit principe is onder meer te vinden in een fm-radio, die er een draaggolf mee (de)moduleert. Ook de stereodecoder en de radio data system-demodulator (rds) in de ontvanger maken er typisch gebruik van. Het rf-frontend van een fm-radio past veelal een pll toe om de klokfrequentie van de lokale oscillator (lo) te synthetiseren. Met deze lo-klok wordt het rf-ingangssignaal naar een lagere frequentie geconverteerd.

Een andere populair toepassingsgebied is de telecom. Om de steeds complexere timing van snelle digitale interfaces op printplaten goed te houden, kiezen pcb-ontwerpers daar voor vertragingsbuffers of voor pll’s. Dergelijke infrastructuur-pll’s zijn te vinden in basisstations, digital subscriber line access multiplexers (dslam’s), picostations en telecomcentrales. In moderne mobiele telefoons gaan ze vergezeld van een nauwkeurige klok, een temperature-compensated crystal oscillator (tcxo).

De meest eenvoudige toepassing bij timingdevices is een pll met twee referentiesignalen: een door een kristaloscillator gegenereerde klok met een goede, laagfrequente faseruis, en een klok met slechte jitter, maar met een goede faserelatie ten opzichte van de gewenste output. Het doel is een uitgangsklok te genereren die een betere jitter heeft dan de referentie, met de fase van een klok die een nog slechter referentiesignaal heeft. Dit is allemaal mogelijk met een pll-systeem.

Validatiebord met een adpll-ip-blok op silicium

Voordelen

In plaats van gewone, analoge pll’s zien we steeds vaker adpll’s, all-digital phase-locked loops. Deze naam is enigszins misleidend aangezien er nog steeds enkele analoge circuits aan te pas komen. Om een goede faseruis te bereiken voor een laag stroomverbruik maken adpll’s bijvoorbeeld gebruik van een analoge lc-oscillator. Deze is digitaal uit te voeren, maar dat levert geen goed compromis tussen faseruis en stroomverbruik. Adpll-blokken zoals timeconverters en delers zijn in principe vaak wel digitaal, maar omdat ze geen standaard cellen gebruiken, passen ze qua specificatie en verificatie ook niet in het ‘digitale’ ontwerptraject.

Adpll’s bieden een aantal grote voordelen ten opzichte van gewone pll’s. Zo is het digitale loopfilter volledig ongevoelig voor variaties in proces, voltage en temperatuur. Analoge parameters worden veelal online of just-in-time gekalibreerd. In een communicatietransceiver kan het vaak net op tijd; de variatie in de openloopfrequentie als functie van de temperatuur is daar minimaal. Continu operationele toepassingen, bijvoorbeeld timemanagement, brengen wel een aantal gevoeligheidsuitdagingen met zich mee voor adpll’s, maar inmiddels zijn er architecturen en algoritmes beschikbaar die daartegen bestand zijn.

Om een goede signaal-ruisverhouding te halen, integreert een analoog loopfilter relatief grote condensatoren. Deze schalen niet mee met de technologie. Met een digitaal loopfilter is een grote oppervlaktewinst te boeken. Dit heeft een positieve invloed op kostprijs en integreerbaarheid. Daarnaast zijn digitale schakelingen technologieonafhankelijk te ontwerpen en dus beter te porteren. Bij kleinere procestechnologieën zullen niet alleen stroomverbruik en oppervlak op gunstige wijze meeschalen, maar worden bovendien de prestaties van het analoge circuit beter.

De goede verhouding tussen functionaliteit en het benodigde oppervlak voor digitale circuits in geavanceerde procestechnologie biedt ruimte om algoritmes te implementeren die in analoge pll’s zouden leiden tot onacceptabele floorplanning en omvang. Bij een applicatie met een 24 dBm transmitter is frequentie-pulling bijvoorbeeld een belangrijke zorg, het verschijnsel dat de frequentie van een spanningsgestuurde oscillator (vco) verandert onder invloed van de outputbelasting. Door een zorgvuldige architectuurkeuze en floorplanning en speciale kalibratievoorzieningen on-chip zijn de effecten te minimaliseren.

Een ander voordeel van adpll’s is dat ze beter en sneller te testen zijn. Ontwerpgereedschappen leveren uitgebreide ondersteuning om digitale circuits op een structurele manier door te lichten en de digitale architectuur biedt testmogelijkheden voor het analoge circuit. De testbaarheid is verder te verbeteren door nodes in het ontwerp observeerbaar en bestuurbaar te maken via een direct memory access-interface (dma). Dit is handig tijdens evaluaties en voor productietests. Met timeconverters is bovendien een frequentiemeter te construeren die sneller de gewenste nauwkeurigheid bereikt.

Toekomst

In de nabije toekomst zullen adpll’s zich ontwikkelen in twee richtingen: enerzijds gaat het naar implementaties in steeds meer geavanceerde (sub-40-nm-)procestechnologieën en anderzijds zullen er nieuwe architecturen komen. Aan de ene kant van dit architectuurspectrum staan zeer energiezuinige adpll-uitvoeringen voor communicatietoepassingen, aan het andere eind sterk presterende varianten met sub-100-fs-jitter voor timingapplicaties.

Implementaties in sub-40-nm-procestechnologieën leiden tot een lager stroomverbruik en een kleinere chipoppervlakte. Dit heeft een positieve invloed op de batterijlevensduur en de kostprijs. Bij ontwikkelingen in nieuwe architecturen, bijvoorbeeld voor nauwkeurigere klokken voor timingapplicaties, is de doelstelling om met sub-100 fs een best-in-class jitterperformance te realiseren.

Kees van Nieuwburg is director digital design bij Semiconductor Ideas to the Market (Itom). Tijdens de Dutch RF Conference op 29 november verzorgt hij een lezing over adpll’s in het hart van de volgende generatie rf-transceivers voor iot-toepassingen.

Redactie Nieke Roos

Abonneer direct op onze nieuwsbrief

abonneren

System modelling with sysML

4 juni - 7 juni

Eindhoven

System modelling with sysML

4 juni - 7 juni

Eindhoven

Dutch System Architecting Conference

14 juni

's-Hertogenbosch