Bits&Chips

Advanced Lithography-roundup: 7 nm, 5 nm en high-na-euv

6 maart 2018 

De puzzelstukjes voor de eerste generatie chips waar euv-lithografie aan te pas komt, beginnen op hun plaats te vallen. Voor de generaties erna is nog veel werk nodig, maar de halfgeleiderindustrie blijft geloven in de wet van Moore.

Elk jaar in februari tijgen lithografen naar de SPIE Advanced Lithography Conference om de voortgang en uitdagingen op hun vakgebied te bespreken. En elk jaar wordt het daar spannender, want het is steeds moeilijker om het hart van technologische vooruitgang te laten kloppen.

Afgaande op de berichten uit Californië is hartbewaking echter niet aan de orde voor de wet van Moore. Dankzij euv-lithografie, die na veel uitstel eindelijk productierijp begint te worden, nemen de kosten per transistor zelfs weer af, claimen chipmakers. Zij zien zichzelf tot ver in de jaren twintig krimpslagen blijven maken en dringen er daarom bij ASML op aan om een nieuwe generatie euv-scanners te ontwikkelen.

Maar onzekerheden blijven boven de markt hangen. Ook nu ASML’s euv-machines de productiespecs benaderen, is het voor chipmakers nog altijd een uitdaging om er ic’s in goede opbrengst mee te maken. Een inventarisatie van de laatste stand van zaken.

ASML heeft nog steeds productiviteitsuitdaging

Verdere verhoging van de doorvoer was de belangrijkste progressie die ASML meldde. NXE:3400B-systemen kunnen met een bron van 246 watt nu 140 wafers per uur verwerken, vijftien meer dan de laatste update een klein half jaar geleden. De bedoeling is om snel door te stoten naar meer dan 150 wafers per uur. Deze waarden gelden echter voor belichtingen zonder pellicle. Omdat dit flinterdunne vliesje ter bescherming van het masker een deel van het euv-licht absorbeert, daalt de doorvoer tot onder de doelstelling van 125 wafers per uur. Daar ligt dus nog werk voor ASML. Overigens is gebruik van een pellicle niet altijd noodzakelijk.

De doorvoersnelheid is niet zonder meer naar een gemiddeld aantal wafers per dag te extrapoleren. In de praktijk staan scanners – gepland en ongepland – immers weleens uit. Het doel is minimaal negentig procent beschikbaarheid, en naar blijkt, is dat een taaie opgave. Een jaar geleden haalden twee machines die beschikbaarheid gemiddeld over vier weken, maar het is nog steeds niet gelukt die waarde te realiseren voor de (groeiende) installed base. Er zit wel een stijgende lijn in.

ASML heeft nog een jaartje om alles op punt te krijgen. De verwachting is dat chipmakers euv-lithografie op zijn vroegst in 2019 in productie gaan toepassen, zij het in een select aantal lagen van 7-nanometerchips (volgens foundry-definitie). TSMC is al begonnen met volledig optische 7-nanometerrisicoproductie en wil volgend jaar een euv-versie gaan aanbieden. Ook Globalfoundries komt dan met zijn 7-nanometervariant, waarvoor het euv toepast. Samsung begint pas in 2020 met euv en Intel heeft zijn planning nog niet bekendgemaakt.

ASML’s scanners komen nog niet aan gemiddeld negentig procent beschikbaarheid. Bron: ASML

5-nanometerchips stribbelen nog tegen

Waar het bij de 7-nanometergeneratie een kwestie lijkt van de puntjes op de i’s zetten, hebben lithografen en procestechnologen nog een hele kluif aan 5-nanometerchips. In de moeilijkste lagen met de kleinste structuren – die uiteraard met euv worden gemaakt – duiken allerlei defecten in de patronen op. Gaatjes die zoekraken of met elkaar versmelten, bruggetjes waar geen bruggetjes moeten zitten: het zijn fouten die chips waarschijnlijk onbruikbaar zouden maken.

De defecten hebben verschillende oorzaken. Een is dat tijdens een euv-belichting relatief weinig fotonen terechtkomen op de wafer. Daardoor gaan stochastische effecten opspelen: niet op alle plekken vallen evenveel fotonen, wat rafelige randjes en patroonafwijkingen kan opleveren. Wat dat betreft, kan ASML het vermogen van de euv-bron niet hoog genoeg opschroeven.

Maar het is niet alleen een lithografisch probleem. Ook de fotolak speelt een belangrijke rol. Als bijvoorbeeld de actieve bestanddelen niet perfect uniform zijn verdeeld over het waferoppervlak, kunnen stukjes van een patroon niet goed worden afgebeeld.

Imec buigt zich al geruime tijd over de problematiek en denkt dat door co-optimalisatie van fotolak, maskers, etstechnieken, belichtingsparameters en design-aanpassingen zelfs de moeilijkste 5-nanometerlagen in één belichting kunnen worden neergelegd. Ook trad tijdens de conferentie het Engelse bedrijf Irresistable Materials uit de schaduw met een nieuw fotolakconcept. Daarover in een komend artikel meer informatie.

Deze structuren hebben dimensies die passen bij 5-nanometerchips. Ze zijn met één belichtingsstap gemaakt.

High-na-euv to the rescue

Vroeg of laat kunnen ook met euv-lithografie de patronen niet meer in één stap worden afgebeeld. Daarom ontwikkelt ASML de zogeheten high-na-systemen. Hoe groter de numerieke apertuur (na), hoe hoger de resolutie. Door de na van euv-machines te verhogen van 0,33 naar 0,55 kunnen sub-10-nanometerstructuren worden afgebeeld. Ter vergelijking: in 7-nanometerchips meten de kleinste structuren in de orde van dertig nanometer.

ASML onthulde op de AL-conferentie dat de haalbaarheidsstudies van het high-na-systeem zijn afgerond. Het bedrijf werkt nu het ontwerp in detail uit. De machine moet minimaal 185 wafers per uur gaan verwerken, waarvoor onder meer het masker vier keer en de waferstage twee keer zo hard moeten kunnen versnellen. Voor de nog complexere high-na-euv-optica heeft Zeiss zijn deels door ASML gefinancierde faciliteiten bijna afgebouwd en is de constructie van de benodigde apparatuur begonnen. Zo zijn er gigantische vacuümketels nodig om de spiegels door te meten.

In deze vacuümketel gaat Zeiss high-na-spiegels doormeten. Die zijn twee keer zo groot als hun voorgangers en er is twee keer meer meetnauwkeurigheid vereist. Bron: Zeiss/ASML

Abonneer direct op onze nieuwsbrief

abonneren

Mechatronics system design – Part 1

8 oktober - 12 oktober

Eindhoven

Advanced feedforward control

10 oktober - 12 oktober

Eindhoven

Course on modern optics for optical designers - Part 1

14 september - 8 februari

Eindhoven

Embedded Linux

17 september - 21 september

Eindhoven

System architect(ing)

24 september - 28 september

Eindhoven