Een geautomatiseerde testoplossing voor designers van driedimensionaal gestapelde IC‘s, dat is het resultaat van een gezamenlijke ontwikkeling van Cadence en Imec. De technologie adresseert de testuitdagingen die er liggen nu elektronicabedrijven in toenemende mate kijken naar 3D-chips als alternatief voor een hogere circuitdichtheid en betere prestaties. De samenwerking heeft technologie opgeleverd voor design for test (DFT) en automatic test pattern generation (ATPG). Daarmee moet het eenvoudiger zijn om 3D-IC‘s met through-silicon vias (TSV‘s) te testen.
’Met het gebruik van 3D-IC- en TSV-technologie kijken elektronicabedrijven vooruit naar de creatie van een nieuwe generatie superchips‘, zegt Erik Jan Marinissen, senior onderzoeker bij Imec. ’De Imec-Cadence-oplossing zorgt voor DFT-structuren met minimale overhead. De ATPG-methode helpt om de productiefouten in TSV‘s naar nul te krijgen. Zo reduceren we de risico‘s en stimuleren we kosteneffectieve productie van dergelijke chips.‘
Vorige maand lanceerde Imec samen met zijn Amerikaanse onderzoekspartner Atrenta een designflow voor heterogene 3D-gestapelde IC‘s.