Ramses_Valvekens_01

Ramses Valvekens is CEO van Easics.

12 June 2008

Vorig weekend, bij het opruimen van enkele oude dozen, stootte ik op het oktobernummer van National Geographic uit 1982. Binnenin trof ik de artikelen ’The chip: electronic mini-marvel‘ en ’Silicon Valley – cradle of the chip‘. Ik ging er eens goed voor zitten.

Met plezier las ik over Ram-chips die 64 kbit data konden bevatten en over de toen al heftige concurrentie op de geheugenmarkt: Japan tegen Amerika. Vandaag, een kwart eeuw later, kan de grootste DRam-chip 2 Gbit behappen, oftewel 32768 keer meer. Dit is de wet van Moore in volle actie, en dat is nog buiten 3D-stacking gerekend.

Ook zag ik de trotse uitvinders van de toen vier jaar oude programmable array logic pronken met hun sportwagens. De nummerplaten luiden ’PAL‘ gevolgd door de initialen van de berijders. PAL is de onmiddellijke voorvader van de FPGA, die slechts luttele jaren later het levenslicht zag.

Het zou nog enkele jaren duren alvorens de standaard cel en logische-synthesesoftware de full-custom Asic-aanpak gingen belagen. Hun enorme time-to-marketvoordeel deed snel elk oppervlaktenadeel vergeten. FPGA‘s hebben echter een jarenlange marathon moeten lopen alvorens hun huidige status te bereiken. Aanvankelijk was hun oppervlaktenadeel immers zo immens groot vergeleken met standaard cel-Asics dat ze slechts langzaam boven het niveau van de glue logic konden uitstijgen.

 advertorial 

Free webinar ‘Modernizing your code base with C++20’

As many production tool chains now adopt C++20 features, the potential this brings is unlocked. What advantages can recent versions offer to your code base? In this webinar we’ll look at the great improvements C++ has gone through and how features like concepts and ranges can transform your code. Register for video access.

Vandaag is dit wel even anders. In verschillende sectoren geldt de wet van Moore niet meer, aldus Wim Roelandts, voorzitter van Xilinx, in een recent interview met EE Times (17 april 2008). Vele applicaties kunnen de door meneer Moore aangeboden berg transistoren niet op zinvolle wijze slikken. Ze blijven vaak steken op 0,13 µm of zelfs 0,18 µm.

FPGA‘s daarentegen komen er eind dit jaar aan in de 45 nm- of 40 nm-knoop, waarbij de transistoren opnieuw tweemaal kleiner zijn dan in de vorige knoop (65 nm), oftewel zestien keer kleiner dan in 0,18 µm-technologie. Het gaat dus loeihard in FPGA-land. Als het zo doorgaat, is de vraag niet of maar wanneer FPGA de fakkel overneemt van standaard cel als dominant realisatieplatform voor digitale hardware.

Maar zover zijn we nog lang niet. Er zijn nog bakken uitdagingen, en niet enkel op technisch vlak. Systeem-op-chipontwerp is een multidisciplinaire sport. Met ’think hardware‘ alleen komen we er niet meer. Dringende hulp van de softwaremensen is dan ook geboden, niet enkel voor de specificatie, de architectuurkeuzes en de verificatie, maar ook om krachtiger ontwerpgereedschap en betere IP te maken.

Dit alles is nodig om in eerste divisie te spelen. Of anders krijgen we ook die FPGA niet meer gevuld, laat staan binnen redelijke tijd geverifieerd. Synopsys heeft dit in ieder geval goed begrepen blijkens de recente overname van Synplicity, waarvoor het een premie over had van 50 procent boven op de beurswaarde.

Ik kijk alvast uit naar de volgende FPL-conferentie, de jaarlijkse hoogmis voor FPGA-onderzoek, dit jaar in Heidelberg. Maar nu eerst verder die dozen uitpakken.