Pieter Edelman
13 January 2011

Een jaar na de kick-off rapporteert het EDA-consortium Synaptic de eerste resultaten. Het consortium van de Deense EDA-software- en IP-leverancier Nangate, Imec, STMicroelectronics, Thales en universiteiten in Brazilië, Italië en Spanje, werd met ondersteuning van het Zevende Kaderprogramma in het leven geroepen om de produceerbaarheid van logische chips op kleine procesnodes te verbeteren. In totaal loopt het drie jaar.

Naarmate de procesknooppunten kleiner worden, speelt variatie tijdens de lithografiestap een steeds grotere verstorende rol. Voor regelmatig gestructureerde IC‘s zoals geheugens is dat in de hand te houden, maar onregelmatige patronen zoals logica hebben daar veel last. Complexe bewerkingen van de maskerlay-outs zijn nodig en transistoren worden minder dicht op elkaar geplaatst.

Synaptic wil daaraan tegemoet komen door zo veel mogelijk regelmaat aan te brengen in de logica. Deze overweging wordt op alle niveau‘s meegenomen, van de architectuur tot aan de fysieke lay-out. Een doel is bijvoorbeeld om synthesemethoden te ontwikkelen die de regelmaat in Verilog- of VHDL-beschrijving in stand houdt en complexe Booleaanse functies vertaalt naar regelmatige logische blokken.

De projectpartners hebben nu een procesflow ontwikkeld voor de generatie van standaard cel-lay-outs met configureerbare niveaus van regelmaat. Met behulp van deze flow zijn er vervolgens twee cel-architecturen ontwikkeld die rekening houden met lithografie-effecten. De eerste betreft een via-configureerbaar transistor-raster, een zeer regelmatig patroon waarvan de onderlinge verbindindingen door het aanbrengen van via‘s geconfigureerd worden, een beetje vergelijkbaar met een FPGA. De andere, de adaptive lithography aware regular cell (Alarc), is voor een meer conventionele aanpak met celbibliotheken van logische blokken, waarbij ingewikkelde onregelmatige structuren in de cel zo veel mogelijk vermeden worden.