De liefhebber van chiptechnologie zal teleurgesteld zijn dat Intels 10-nanometergeneratie geen echte verrassingen bevat.
Intel is vaak de eerste die procestechnologische innovaties toepast in productie. ‘Uitgerekt’ silicium waarin elektronen makkelijker bewegen, een ander gatediëlektricum en, meest recent, vervanging van de vlakke mosfet door de haaienvinvormige finfet: het is maar een greep uit kleinere en grotere aanpassingen in het productieproces waarmee de chipgigant een primeur had.
In aanloop naar elke nieuwe generatie kijkt de halfgeleiderindustrie dan ook reikhalzend uit naar waar de processorreus nu weer mee op de proppen komt. Zo ook bij de aanstaande 10-nanometergeneratie, zeker nu het alweer ruim vijf jaar geleden is dat er een fundamenteel nieuw element werd geïntroduceerd.
Helaas, grote veranderingen aan de chipopbouw blijven deze generatie uit, bleek op Intels Technology and Manufacturing Day. De stap van 14 naar 10 nanometer bestaat zoals gebruikelijk vooral uit het dichter op elkaar duwen van chipstructuren. In de 10-nanometerchip staan de vinnen met 34 nanometer een kwart dichter op elkaar en zijn ze met 53 nanometer ook een kwart hoger dan het 14-nanometerequivalent. Voor een optimale werking van finfets is er een ideale verhouding tussen breedte en hoogte, dus hoe dunner de vin, hoe hoger hij moet worden. De gates, die dwars op de vinnen staan, worden door 54 nanometer van elkaar gescheiden.
Er zijn wel enkele ‘kleinere’ ruimtebesparende elementen aan te wijzen die je niet in iedere krimpslag ziet. Zo plaatst Intel het gatecontact direct boven de gate, in plaats van naast de transistor. Dat is goed voor tien procent oppervlaktewinst. Eliminatie van twee van de vier dummy gates, een soort hulpstructuren, levert nog eens twintig procent ruimtebesparing op.
Wereldprimeur
Niet helemaal nieuw, maar wel buitengewoon interessant is Intels gebruik van self-aligned patterning (sap), een multipatterningtechniek die problemen met de uitlijning van chippatronen vermijdt. In logic worden patronen meestal in twee delen opgehakt en met aparte belichtingsstappen geprojecteerd op de wafer. Daarbij is het belangrijk dat zij amper verschuiven ten opzichte van elkaar. Voor deze litho-etch-litho-etch-methode (lele, rechts in de figuur) moeten de twee belichtingen daarom een beperkte overlay hebben, iets waar ASML hard aan heeft gewerkt om te realiseren voor zijn klanten.
Toch prefereert Intel sap (links in de figuur), dat in geheugenproductie al langer wordt toegepast, maar minder geschikt werd geacht voor de meer willekeurige patronen in een logic-chip. Sap print met één lithografische stap (één masker) structuren net zo dicht op elkaar als met een dubbele belichting. Overlay is geen issue meer en aangezien de lithografie de duurste stap is, is sap waarschijnlijk goedkoper dan lele.
Intel gebruikt sap om de interconnects te printen, de (deels verticale) metalen straten en snelwegen van geïntegreerde circuits. Om de minimum-pitch van deze meest uitdagende delen van de chip te verkleinen naar 36 nanometer, past het self-aligned quadruple patterning toe, twee keer self-aligned double patterning achter elkaar – een wereldprimeur, claimt Intel. Voor de 52 nanometer pitch die nodig was voor 14-nanometerchips was één keer genoeg.
Indrukwekkend
Aan het einde van de rit weet Intel 100,8 miljoen logic-transistoren op een vierkante millimeter te proppen. Elke processor heeft echter ook nog een flinke hoeveelheid sram en i/o-functies aan boord, die niet noodzakelijkerwijs even makkelijk schalen als logic. Dat blijkt uit een vergelijking die Intel maakt tussen een 45-nanometerprocessor en het equivalent daarvan in 10-nanometertechnologie. Een oude chip van honderd vierkante millimeter past straks op 7,6 vierkante millimeter. Als het alleen om logic draaide, zouden vijf schalingsstappen echter een chip van 3,1 vierkante millimeter hebben opgeleverd. Maar het blijft indrukwekkend.